Panduan Desain dan Perutean PCB 40G

1. Impedansi Karakteristik

Garis mikrostrip tercetak (lapisan permukaan): Z=65Ω ± 10%;

Garis cetak (lapisan dalam): Z=50Ω ± 10%; jam diferensial impedansi ujung tunggal-ke ground: 50Ω, impedansi diferensial: 100Ω.

2. Rekomendasi Lebar Jejak: Lebar jejak sinyal=6 mil, lebar jejak=4.5 mil untuk jejak yang sulit-untuk-rute, lebar jejak listrik/tanah=15 mil atau 30 mil tergantung pada situasinya.

3. Rekomendasi Penumpukan: Lihat tumpukan desain referensi CS1999. Ketebalan papan: 2,4 ± 0,2 mm. Jumlah lapisan yang disarankan tidak boleh melebihi 16-18.

4. Via pin chip BGA: Untuk pin yang tidak digunakan, pertahankan via lead-keluar sebanyak mungkin, kecuali yang mempengaruhi perutean.

1. Jenis catu daya terutama mencakup hal-hal berikut:

• P48V/N48V, 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), 3V3

(10A), dan 5V2N (3A), VDDQ, VTT, dan VREF; ini adalah catu daya digital.

• 3V3A, VCCTX_1/2, 1V2A_1/2: Ini adalah keluaran catu daya analog dengan modul daya linier.

2. Untuk 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), dan 3V3 (10A), pertimbangkan kemampuan vias saat ini ketika menghubungkan pin output modul daya ke lapisan pemisah daya berdasarkan level saat ini.

Disarankan untuk menambahkan bidang pengisi yang sesuai pada beberapa lapisan sinyal di sekitar pin yang sesuai, dan kemudian menggunakan beberapa vias untuk menghubungkan lapisan tersebut guna mengarahkan arus ke lapisan daya yang sesuai.

3. Modul CS1999, FPGA, dan optik memiliki beberapa catu daya analog. Ini umumnya disediakan menggunakan pasokan listrik linier atau melalui penyaringan LC. Semua catu daya analog memerlukan pemisahan daya. Pemisahan daya analog direkomendasikan: dipisah pada lapisan sinyal, dengan lapisan atas dan bawah yang berdekatan harus menjadi ground sinyal.

Catu daya berikut memerlukan pemisahan:

1) Catu daya analog CS1999:

STX0_VDD, STX1_VDD, SRX0_VDD, SRX1_VDD, HTX0_VDD, HTX1_VDD, HRX0_VDD,

HRX1_VDD, SFI5_VDD_DVR, HTX_VDD_DVR.

2)FPGA:

VCC_PLL_OUT1/2/3, VCCA_3V3_1, 2, VCCTX_1/2, 1V2A_1/2, VCCP_1/2.

3) Modul optik: 5V, 3V3, 1V8, 5V2N, dan catu daya analog lainnya disediakan melalui penyaringan LC. 4) ​​Lainnya: Semua catu daya setelah induktor L.

4. Semua vias arus untuk induktor 1008PS harus memenuhi persyaratan 3A, dan yang lainnya dengan 1A.

5. Pesawat Darat

Ini termasuk ground sinyal dan ground sasis.

Bidang dasar sasis harus diletakkan di sekeliling setiap lapisan sinyal dan dihubungkan ke soket yang sesuai.

6. Selama perutean, bidang TAB untuk semua chip konversi daya LDO (LT1963AEQ, LT1764EQ, LP3883ES) harus ditentukan dan dihubungkan ke bidang yang sesuai. Area tembaga pembuangan panas harus ditingkatkan secara tepat, dan bidang tembaga simetris juga harus ditambahkan di sisi belakang (area bisa seluas mungkin jika tata letaknya memungkinkan). Hubungkan bidang-bidang ini ke listrik atau bidang bumi yang sesuai melalui beberapa vias untuk memfasilitasi pembuangan panas. Definisi bidang TAB untuk setiap chip adalah sebagai berikut:

LT1963A/LT1764/LP3883: TAB=GND (tanah).

7. Untuk pemisahan daya dan ground CS1999, silakan lihat file tata letak sebenarnya untuk papan evaluasi.

1. Rancang dan implementasikan sesuai diagram logika. Kapasitor pelepasan harus diberi jarak yang sama untuk setiap perangkat. Kapasitor-bernilai kecil harus ditempatkan sedekat mungkin dengan pin daya, dan kapasitor-polaritas besar harus ditempatkan di sekitar chip.

2. Masing-masing dari dua FPGA memiliki lima pin, K7/T7/Y4/AD7/AK7. Hubungkan resistor eksternal 2,00kΩ ke ground. Jauhkan jejak ini dari sumber gangguan lain. Gunakan cincin tanah untuk mengisolasi jejak ini dari garis lainnya.

3. Persyaratan koneksi kapasitor decoupling umum: Perutean bantalan kapasitor adalah seperti yang ditunjukkan di bawah ini:

1. Persyaratan Umum Sinyal Diferensial:

• Panjang pasangan diferensial harus benar-benar cocok, dengan kesalahan maksimum sebesar<10 mil. All signal lines, except those with length requirements, should be as short as possible.
• Differential pairs should be kept as close together as possible (but to ensure impedance, a 6 mil line width and 6/9 mil spacing is recommended). Spacing between them should be >15 mil, and spacing between them should be >30 juta.
• Pasangan diferensial harus dirutekan pada lapisan yang sama untuk meminimalkan vias dan perubahan lapisan (kecuali jika resistor yang cocok dihubungkan, hanya terminal sumber dan tujuan yang dapat mengubah lapisan melalui vias).
• Ketika bidang daya dipecah, sinyal diferensial yang berdekatan pada bidang daya yang sama tidak dapat melintasi partisi.
• Untuk terminasi dengan resistor yang cocok, metode sambungan resistor yang cocok ditunjukkan pada gambar di bawah. Pilih salah satu metode koneksi berikut.

Panjang jejak juga harus mengikuti diagram.

Untuk saluran diferensial dengan kapasitor seri, kapasitor dari pasangan diferensial harus ditempatkan pada sisi yang sama (umumnya dekat dengan terminal) dan memiliki panjang jejak yang cocok. Saat menggunakan kopling AC untuk jam PECL, resistor eksternal pada sumber dihubungkan seperti yang ditunjukkan pada gambar di bawah.

2. Sinyal Jam

• Jam Diferensial

Termasuk sinyal berikut:

Jam 622M memiliki tiga pasangan: MSA_RXREFCLK_P/N, MSA_TXREFCLK_P/N, dan CS1999_REFCLK_P/N.

Jam 156M memiliki delapan pasang: IF_REFCLK1/2_P/N, XAUI_REFCLK1/2_P/N,

FPGA1/2_CORECLK_P/N, dan CS1999_IL_REFCLK1/2_P/N.

Untuk persyaratan perutean dan pencocokan sinyal ini, lihat di atas. Jauhkan jejak jam diferensial sejauh mungkin dari jalur sinyal lain, terutama jejak paralel. Setiap pasangan diferensial tidak harus sama panjangnya dengan pasangan diferensial lainnya, tetapi panjang maksimum tidak boleh melebihi 15cm. Sinyal jam LVTTL-berakhir tunggal

Termasuk sinyal berikut: SRAM_CLK, TCAM_CLK

Sinyal-sinyal ini harus dirutekan sependek mungkin, biasanya kurang dari 3cm dan tidak lebih dari 5cm. Resistor seri 25 ohm harus sedekat mungkin dengan pin chip sumber (FPGA).

3. Sinyal Antarmuka SFI5

Sinyal ini digunakan untuk transmisi-data berkecepatan tinggi (3,125G) antara modul optik dan CS1999, termasuk menerima dan mengirimkan sinyal.

Sinyalnya ditunjukkan pada tabel di bawah ini.

1) Gunakan lapisan sinyal bawah yang sesuai untuk meminimalkan panjang jejak rintisan; gunakan busur atau tikungan 45 derajat saat melakukan routing.

2) Aturan Via: Lepaskan semua pad pada lapisan dalam dari semua via (hanya simpan pad pada lapisan sambungan).

3) Lihat file tata letak desain referensi CS1999 untuk perutean terperinci dan melalui rekomendasi parameter.

4) Hindari routing menerima dan mengirimkan pasangan diferensial pada lapisan yang sama.

4. Sinyal Antarmuka Interlaken: Sinyal ini digunakan untuk transmisi data berkecepatan tinggi (3,125G) antara CS1999 dan FPGA. Seperti SFI5, mereka mencakup dua kelompok: menerima dan mengirimkan. Sinyalnya ditunjukkan pada tabel di bawah ini.

Untuk informasi perutean, lihat persyaratan perutean sinyal SFI5.

5. Sinyal XAUI

Digunakan untuk-transmisi sinyal berkecepatan tinggi antara FPGA dan soket ZD bidang belakang.

1) Panjang jejak yang terhubung ke soket ZD harus<5" (including the total length of the traces at both ends of the series capacitor). The actual trace length should be as short as possible to minimize backplane trace length control. There are eight groups of signals:

LINE0_XAUI_RXDAT_P/N_<3.0>adalah sinyal diferensial 3,125G 4 pasang;

LINE1_XAUI_RXDAT_P/N_<3.0>adalah sinyal diferensial 3,125G 4 pasang;

LINE0_XAUI_TXDAT_P/N_<3.0>adalah sinyal diferensial 3,125G 4 pasang;

LINE1_XAUI_TXDAT_P/N_<3.0>adalah sinyal diferensial 3,125G 4 pasang;

LI NE2_XAUI_RXDAT_P/N_<3..0>adalah sinyal diferensial 3,125G 4 pasang.

LINE3_XAUI_RXDAT_P/N_<3..0>adalah sinyal diferensial 3,125G 4 pasang.

LINE2_XAUI_TXDAT_P/N_<3..0>adalah sinyal diferensial 3,125G 4 pasang.

LINE3_XAUI_TXDAT_P/N_<3..0>adalah sinyal diferensial 3,125G 4 pasang.

2) Setiap pasang garis diferensial harus mempunyai toleransi panjang kurang dari 10 mil. Masing-masing pasang empat tidak harus sama panjang, namun toleransi harus diminimalkan dan panjangnya dijaga sependek mungkin.

3) Untuk perutean, lihat persyaratan perutean sinyal SFI5.

6. 700M sinyal LVDS

Digunakan untuk-transmisi sinyal berkecepatan tinggi antara dua FPGA. Termasuk empat kelompok berikut:

Pasangan diferensial penerima dan pengirim tidak boleh dirutekan pada lapisan yang sama. Garis diferensial lainnya harus mengikuti persyaratan umum.

7. Sinyal HSTL

Sinyal yang menghubungkan U1 (NL3300) dan IC2 adalah sinyal HSTL-1 yang beroperasi pada frekuensi sekitar 200MHz. Harap rutekan sesuai dengan persyaratan perutean HSTL umum.

1) Resistor terminasi 50 Ω untuk sinyal dua arah TCAM_DBUS[0:71] dan sinyal searah CAM_CLK dan TCAM_IBUS harus ditempatkan sedekat mungkin dengan U1, dan garis rintisannya harus sependek mungkin. Seperti yang ditunjukkan pada gambar di bawah, disarankan untuk mengikuti routing (a). Jika perutean sulit, ikuti perutean (b), pertahankan panjang cabang resistor terminasi dan jarak antara titik replikasi dan pin U1 sependek mungkin.

2) Kelompok sinyal berikut harus memiliki panjang yang sama, dengan kesalahan sebesar<100 mil:

TCAM_CLK, TCAM_CLKO, TCAM_IBUS[7:0], TCAM_DBUS[71:0], TCAM_HITACK,

TCAM_VALID, TCAM_RDACK

3) Kapasitor filter VTT CP1 hingga CP10 harus didistribusikan secara merata di sekitar resistor terminasi.

8. 100M Sinyal Ethernet

1) Berikut ini adalah pasangan sinyal diferensial, dengan persyaratan perutean yang sama seperti sinyal diferensial umum.

100M_RD+/-, 100M_TD+/-, BACK_100M_TD+/-, BACK_100M_RD+/-, 100M_TX+/-,

100M_RX+/-, RJ_100M_TD+/-, RJ_100M_RD+/-.

2) Sinyal-sinyal berikut ini bukan merupakan sinyal diferensial, namun masing-masing kelompok harus mempunyai panjang yang sama:

MII_TX_CLK, MII_TXD<3.0>, dan MII_TXEN dikelompokkan bersama, dengan kesalahan<1cm.

MII_RX_CLK, MII_RXD<3.0>, MII_RXEN, MII_RXER, MII_RX_CRS, dan MII_RX_COL dikelompokkan bersama, dengan kesalahan sebesar<1cm.

9. Perutean Sinyal Pemindaian Samping

a) TMS signal routing direction: Side Scan 2x5 socket -> FPGA1 (IC3) ->FPGA2 (IC4)

b) Arah perutean sinyal TCK sama dengan TMS.

10. Sinyal bus kontrol:

Termasuk LOCAL_AD[31:0], LOCAL_ACK, LOCAL_RW, LOCAL_RDY, LOCAL_STB, dan LOCAL_ALE.

Hubungkan setiap grup bus secara-rantai daisy.

11. Sinyal Bus Data Lainnya:

Untuk semua sinyal bus berkelompok lainnya yang tidak disebutkan di atas, pastikan bahwa setiap kelompok bus tidak berbeda secara signifikan (pertahankan urutan besarnya sama) dan memiliki panjang sependek mungkin.

Indikator yang perlu ditampilkan pada panel mencakup tiga indikator status daya dan sistem serta tiga indikator status antarmuka 40G.

Posisi relatif indikator pada panel ditunjukkan pada gambar di bawah.

Hubungan yang sesuai antara lampu indikator panel dan LED pada diagram logika adalah sebagai berikut:

Silakan tempatkan lampu indikator sesuai dengan posisi relatif di atas dan hubungan yang sesuai.